KAIST가 표준 CMOS 반도체 공정만으로 조합 최적화 난제를 빠르게 푸는 차세대 컴퓨팅 하드웨어를 개발해, 물류·금융·반도체 회로 설계 등 다양한 산업에의 적용이 기대된다.

KAIST는 최근 전기및전자공학부 최양규 교수와 김상현 교수 공동 연구팀이 기존 반도체 공정의 주력인 실리콘 CMOS만으로 오실레이터 기반 아이징 머신(Oscillatory Ising Machine) 하드웨어를 구현했다고 22일 밝혔다.

방대한 경우의 수에서 최적 해를 찾는 조합 최적화 문제를 물리적 동기화 과정으로 빠르게 수렴시키는 방식으로, 물류 경로 최적화·금융 포트폴리오 구성·반도체 회로 설계 등 폭넓은 산업 적용이 기대된다.

조합 최적화는 문제 규모가 커질수록 기존 컴퓨터에서 계산 시간이 급격히 늘어나는 난제로 꼽힌다.

연구팀은 이를 아이징 모델의 에너지 최소화 형태로 바꾼 뒤, 다수의 진동자(오실레이터)가 서로 신호를 주고받으며 위상을 맞추는 집단 동역학을 활용해 해를 찾는 구조에 주목했다.

이때 오실레이터의 위상은 스핀 상태에, 오실레이터 간 결합은 스핀 상호작용에 대응한다.

기존 CMOS 기반 접근은 주파수 편차 제어가 어렵고 결합 회로가 복잡해 대규모 집적에 제약이 있었다.

연구팀은 오실레이터와 커플러(결합 소자)를 모두 단일 실리콘 트랜지스터로 구성하는 새 구조를 제안해, 게이트 전압으로 주파수 편차를 정밀 보정하고 가중치를 담을 수 있는 멀티비트 결합(multi-bit coupling)까지 구현했다고 밝혔다.

성능 검증에서는 대표적 조합 최적화 과제인 최대 절단(Max-Cut) 문제를 해결했다.

소규모는 실제 하드웨어로 확인했고, 100노드급 규모는 실험 데이터를 바탕으로 한 준경험적 시뮬레이션으로 성능을 점검했다.

Max-Cut은 네트워크를 두 그룹으로 나눌 때 그룹 간 연결(가중치) 합이 최대가 되도록 분할하는 문제로 물류·통신·반도체 설계 등 다양한 분야에 쓰인다.

이번 성과의 또 다른 의미는 특수 소재나 별도 공정 없이 기존 반도체 공장에서 쓰는 표준 CMOS 공정을 그대로 활용했다는 점이다.

추가 설비 투자 부담을 낮춰 대량 생산 및 상용화 가능성을 높였다는 평가다.

최양규 교수는 “실리콘 기반 단일 소자로 확장성과 정밀도를 함께 확보한 사례”라며 대규모 최적화 수요 산업에의 적용 가능성을 언급했다.

연구에는 KAIST 윤성윤 박사과정과 김준표 박사가 공동 제1저자로 참여했으며, 결과는 국제 학술지 Science Advances에 게재됐다.

연구는 한국연구재단의 차세대지능형반도체기술개발사업, 국가반도체연구실지원핵심기술개발사업, PIM인공지능반도체핵심기술개발사업 등 지원을 받아 수행됐다.